Celé vlákno · 45 zpráv

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

Mikesi tak jsem koukal na ty fotky a pripada mi to ze vyska cely je 16 
linek. Sirka cely jsou 4 linky. Proto pro zacatek muzeme orientacne 
pocitat 152*4=608 plus neco navic -> cca 800 svislych linek a 
27*16*2=864 -> cca 900 linek horizontalnich. Podle vseho mezi radky cell 
je 16 propojovacich linek. Takze prvni vychozi pole by mohlo byt 800x900 
a skoro jiste neprekroci velikost 1024x1024.

Takto ja ted vidim tu cellu: (asi to vetsina vidi rozhozene a tak si to 
dejte do poznamkoveho bloku)
     1    2    3    4
1    G1        G2    V1
2    S1    D12    S2    V1
3    S1    D12    S2    V1
4    S1    D12    S2    V1
5    S1    D12    S2    V1
6    S1    D12    S2    V1
7                V1
8    G1        G2    V1
9    G3        G4    V1
10                V1
11    S3    D34    S4    V1
12    S3    D34    S4    V1
13    S3    D34    S4    V1
14    S3    D34    S4    V1
15    S3    D34    S4    V1
16    G3        G4    V1

G1 - znamena Gate
S1 - znamena Source
D12- znamena Drain pro tranzistor 1 a 2 - Na akci Talsky mlyn bylo 
receno ze lze prohazovat source a drain
V1 - zde nic neni a tato cast se pouziva na vertikani spoje.

Zatim plati zjisteni ze vzdy dva transistory stejneho typu maji spolecny 
drain. Proto neni potreba 12 propojovacich bodu (4x3) ale jen 10 a to presne
jde videt na fotkach.

Take jsou na fotkach videt bunky co nich nedelaji.

Podle vseho horizontalni linky jsou blize tranzistorum a na nimi jsou 
vertikalni spoje.

Koukal jsem na zapojeni vyvodu a pripada mi to ze:
vyvod 1 CPU je vpravo druhy od spoda
vyvod 2 VCC je vpravo uplne dole - skoro v rohu
vyvod 3 GND je uplne dole posledni ctvrty vpravo

Takze se domnivam ze spodni linka u celly co ji prochazi je GND a horni 
je VCC.

Urcite i ostatni reknete co vidite vy at se vzajemne doplnujeme.

Radek

Ahoj kluci,

nemohli by jste nejak ve strucnosti popsat jak tedy v tech fotkach toho 
GDG cist a take poslat odkaz na ty snimky?

Diky.

Michal

Michale zatim jedine fotky co mame jsou na odkazu co uz posilal Venca 
https://goo.gl/photos/PmAHMrD5jFeqXeC87

Konktetne u teto fotky
https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipOueLLHZ2jmTVjr-m_1Nh-ZBV4qF9glQZCQBboA?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
vidime ze ctvrta bunka zleva nic nedela. Horni cast je cela pripojena na 
VCC a dolni na GND.

Hned vedle toho vpravo to vypada na invertor. Dosti pravdepodobne 
hodinoveho signalu CPU.  Vlevo dole je tranzistor se vstupem.  Nad nim 
je tranzitor, ktery ma se spodnim spojeny Gate.  Ty dva tranzistory 
vpravo nic nedelaji. Jen maji pripojene vsechny vyvody ale nic nespinaji.

Nasledujici dve bunky vpravo jsou opet invertory.

Docela pekny obrazek je na 
http://people.seas.harvard.edu/~jones/es154/lectures/lecture_4/mosfet/mos_circuits/cmos_inv/cmos_2_NAND.jpg

Na fotce 
https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipNdgJLhgGciAhf4kzld5dXntF7bJfRCyyVG_NYY?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
v horni rade uplne vpravo je podle vseho opet invertor ale jina verze. 
Vlevo od neho je opet prazdna bunka. Dalsi vlevo je NAND clen. Ty tri 
spoje co prichazeji zespodu jsou A-vstup, O-vystup, B-vstup.

Vasek casem da dalsi fotky. Ted je jeste nema. Zatim vidime vstupni 
casti a proto tam neni zadny obvod treba D-latch co by byl uzitecny. 
Tesim se az nekdo uvidi D-latch. Kazdopadne je routovani trosku divne - 
asi to ma nejaky vyznam ale to ze cesty nejsou uplne nejkratsi delaji 
cteni bunky trosku slozitejsi.

Jinak Michale na akci Talsky mlyn II jsem si delal srandu ze 
rozklicovani GDG je prace tak na 3000 hodin. Protoze na akci nas bylo 
vice, tak 5 hodin uz bylo udelane. Takze ted uz potrebujeme 2995 hodin a 
je to hotove.

Co ty Mikesi21, koukal jsi na to? Mas nove poznatky?

Radek

Dne 14.11.2016 v 19:11 Michal Hucik - ORDOZ napsal(a):

> Ahoj kluci,
>
> nemohli by jste nejak ve strucnosti popsat jak tedy v tech fotkach toho
> GDG cist a take poslat odkaz na ty snimky?
>
> Diky.
>
> Michal
> _______________________________________________
> SharpMZ mailing list
> SharpMZmail.ordoz.com
> http://mail.ordoz.com/mailman/listinfo/sharpmz
>
>

Aha, dekuji za popis - zdaleka si jeste netroufnu uplne tvrdit, ze to 
schematicky chapu, ale uz asi trochu vim na co se zamerit. jinak jsem 
myslel, ze Vasek uz prave ty finalni fotky na T.M. II privezl.

Co se tyka toho routovani, tak kolik ma ten spoj cca vrstev? To, ktera 
cesta je GND a ktera VCC se da z toho spoje dle nejakeho pravidla 
vylustit, nebo jste si to proste prosli az ke vstupnim pinum?

Nez zacneme s komplexnim dekodovanim, tak by mozna stalo za to nejak se 
dohodnout na tom jak zapisovat vystup. Nevim - placnu - co treba do 
nejakeho zjednoduseneho VHDL? Jde o to, aby jsme z jednoho tezko 
srozumitelneho obrazku neudelali jen dalsi - sice lepe, ale stale tezko 
srozumitelny obrazek.

Predpokladam, ze nejsme prvni, kdo neco takoveho s nejakym chipem dela. 
Nenapsal o tom treba nekdo nejake povidani?

BTW: asi jste si vsimli, ze se obcas trochu zpozdi nektere zpravy, ktere 
jdou do konfery. Postovni server zrejme nekomu lezi v zaludku a tak 
obcas odolava nejakym utokum ... Klasicke DOS jsem odfiltroval na FW, 
ale i tak se obcas zadari, ze spadne autorizacni server, ktyery pak 
musim rucne nahodit. Resenim by mohl byt kompletni upgrade celeho 
postovniho systemu - jen nevim, kdy si na to najdu cas.

Michal

Dne 14.11.2016 v 22:22 Radek Suk napsal(a):

> Michale zatim jedine fotky co mame jsou na odkazu co uz posilal Venca
> https://goo.gl/photos/PmAHMrD5jFeqXeC87
>
> Konktetne u teto fotky
> https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipOueLLHZ2jmTVjr-m_1Nh-ZBV4qF9glQZCQBboA?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
> vidime ze ctvrta bunka zleva nic nedela. Horni cast je cela pripojena na
> VCC a dolni na GND.
>
> Hned vedle toho vpravo to vypada na invertor. Dosti pravdepodobne
> hodinoveho signalu CPU.  Vlevo dole je tranzistor se vstupem.  Nad nim
> je tranzitor, ktery ma se spodnim spojeny Gate.  Ty dva tranzistory
> vpravo nic nedelaji. Jen maji pripojene vsechny vyvody ale nic nespinaji.
>
> Nasledujici dve bunky vpravo jsou opet invertory.
>
> Docela pekny obrazek je na
> http://people.seas.harvard.edu/~jones/es154/lectures/lecture_4/mosfet/mos_circuits/cmos_inv/cmos_2_NAND.jpg
>
> Na fotce
> https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipNdgJLhgGciAhf4kzld5dXntF7bJfRCyyVG_NYY?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
> v horni rade uplne vpravo je podle vseho opet invertor ale jina verze.
> Vlevo od neho je opet prazdna bunka. Dalsi vlevo je NAND clen. Ty tri
> spoje co prichazeji zespodu jsou A-vstup, O-vystup, B-vstup.
>
> Vasek casem da dalsi fotky. Ted je jeste nema. Zatim vidime vstupni
> casti a proto tam neni zadny obvod treba D-latch co by byl uzitecny.
> Tesim se az nekdo uvidi D-latch. Kazdopadne je routovani trosku divne -
> asi to ma nejaky vyznam ale to ze cesty nejsou uplne nejkratsi delaji
> cteni bunky trosku slozitejsi.
>
> Jinak Michale na akci Talsky mlyn II jsem si delal srandu ze
> rozklicovani GDG je prace tak na 3000 hodin. Protoze na akci nas bylo
> vice, tak 5 hodin uz bylo udelane. Takze ted uz potrebujeme 2995 hodin a
> je to hotove.
>
> Co ty Mikesi21, koukal jsi na to? Mas nove poznatky?
>
> Radek
>
>
> Dne 14.11.2016 v 19:11 Michal Hucik - ORDOZ napsal(a):
>> Ahoj kluci,
>>
>> nemohli by jste nejak ve strucnosti popsat jak tedy v tech fotkach toho
>> GDG cist a take poslat odkaz na ty snimky?
>>
>> Diky.
>>
>> Michal
>> _______________________________________________
>> SharpMZ mailing list
>> SharpMZmail.ordoz.com
>> http://mail.ordoz.com/mailman/listinfo/sharpmz
>>
>>
>
> _______________________________________________
> SharpMZ mailing list
> SharpMZmail.ordoz.com
> http://mail.ordoz.com/mailman/listinfo/sharpmz
>

Ahoj Michale

Oznacil jsem body ve tvem prispevku.

1) Neni to tak trivialni a proto Vasek zvolil pomalejsi cestu kde se 
bude vysledek lepe zpracovavat.

2) V jedne vrstve jsou vsechny soucastky. Na ni jsou dve vrstvy kde jsou 
cesty. To je vse. My vidime vse shora, takze je to trosku neprehledne.  
Osobne jsem prosel tri obrazky abych zjistil kde je VCC a kde GND. Pri 
tom jsem zjistil i ten signal CPU.

3) Ja i Mikes chceme pouzivat textovy zapis. Ja jsem spise pro lite XML. 
Mikes pro CSV. VHDL by byl asi take dobry ale muj cil neni zatim tak 
vysoky. Osobne to vidim ze bych v C# udelal graficky editor. Specialni, 
protoze musi i kontrolovat co se kresli. Kazda bunka co neco bude delat, 
bude instance. Treba I1-typu F101 (inverter) (podivejte se do 
datasheetu). Napr. F601 obsazuje tri celly - takze bude /1 , /2 , /3. 
Prvni by mela nazev I1-F601/1

Takze graficky editor musi byt na 100% stejny jako fotka. Pak se ale da 
udelat zjednoduseni. Vnitrni propoje logickeho clenu se muzou ignorovat 
a jen zpracovavat to co jdou do dalsich externich clenu. A to je ta 
modulovost co pouziva VHDL. Ucite by bylo vhodne aby vysledek byl VHDL 
kod - to se da nasledne zpracovat a kazdy tomu rozumi.

4) Osobne mam rad knihu http://www.zxdesign.info/book/. Ale i jine 
zdroje jsou pekne.

5) Vsiml jsem si ze obcas to trva az 24 hodin.

Jinak jsem jeste vcera vecer nasel NOR clen. Na obrazku
https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipNdgJLhgGciAhf4kzld5dXntF7bJfRCyyVG_NYY?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
je to v horni rade sesta cella zprava. Ma obracene L.

Radek

1) Aha, dekuji za popis - zdaleka si jeste netroufnu uplne tvrdit, ze to
schematicky chapu, ale uz asi trochu vim na co se zamerit. jinak jsem
myslel, ze Vasek uz prave ty finalni fotky na T.M. II privezl.

2) Co se tyka toho routovani, tak kolik ma ten spoj cca vrstev? To, ktera
cesta je GND a ktera VCC se da z toho spoje dle nejakeho pravidla
vylustit, nebo jste si to proste prosli az ke vstupnim pinum?

3) Nez zacneme s komplexnim dekodovanim, tak by mozna stalo za to nejak se
dohodnout na tom jak zapisovat vystup. Nevim - placnu - co treba do
nejakeho zjednoduseneho VHDL? Jde o to, aby jsme z jednoho tezko
srozumitelneho obrazku neudelali jen dalsi - sice lepe, ale stale tezko
srozumitelny obrazek.

4) Predpokladam, ze nejsme prvni, kdo neco takoveho s nejakym chipem dela.
Nenapsal o tom treba nekdo nejake povidani?

5)
BTW: asi jste si vsimli, ze se obcas trochu zpozdi nektere zpravy, ktere
jdou do konfery. Postovni server zrejme nekomu lezi v zaludku a tak
obcas odolava nejakym utokum ... Klasicke DOS jsem odfiltroval na FW,
ale i tak se obcas zadari, ze spadne autorizacni server, ktyery pak
musim rucne nahodit. Resenim by mohl byt kompletni upgrade celeho
postovniho systemu - jen nevim, kdy si na to najdu cas.

Michal

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

Mikesi udelal jsem maly prehled jak vidim zapojeni toho obrazku:

https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipNdgJLhgGciAhf4kzld5dXntF7bJfRCyyVG_NYY?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB

Smer zleva doprava.

horni radka
2c nand 3i (F303)
1c nand 2i (F302)
1c null
1c nand 2i (F302)
2c nand 3i (F303)
2c nand 3i (F303)
1c nand 2i (F302)
1c nor  2i (F212)
1c nor  2i (F212)
1c invertor FO8 + invertor FO8 (buffer) (F111)
1c nand 2i (F302)
1c null
1c invertor FO8 + null FO8 (F101)

dolni radka
1c null
1c nand 2i (F302)
1c nand 2i (F302)
2c nand 3i (F303)
2c nand 3i (F303)
1c nand 2i (F302)
1c null
1c invertor FO8 + invertor FO8 (buffer) (F111)
1c invertor FO8 + invertor FO8 (buffer) (F111)
1c invertor FO8 + invertor FO8 (buffer) (F111)
2c invertor FO16 + invertor FO16 (buffer) (F112)
2c invertor FO16 + invertor FO16 (buffer) (F112)

Prvni cislo znamena pocet bunek. Druhy udaj je jaky clen to dela. 2i 
znamena - dva vstupy. Posledni udaj je mozne cislo z clenu z datasheetu. 
Jinak kazda bunka je routovana specificky. Hlavne u tech invertoru je to 
videt. Ale elektricke zapojeni je stejne, jen se to vede trosku jinak. 
Takze na nejake template s pripravenym routovanim muzeme zapomenout. Ale 
ERC jde delat.

Koukal jsem pod poradnym zvetsenim na ten husty obrazek
https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipNI-Ongx9WMdU67hhKqNXzNnSpX5JiDM9Toi9HB?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
Je tam strasne hodne vertikalnich a horizontalnich linek pres bunky. Ale 
pri poradnem zvetseni (lepsi zdroj obrazku) asi pujde videt podle 
pripojeni na VCC a GND co je to za clen a pak zjistit jak je to 
zapojene. Paradoxne ty male tupky nam pomuzou.

Vasku bodou nejake dalsi fotky? Treba ne tak idelani co chces delat? 
Nejlepsi by bylo mit par obrazku zprava aby slo vyuzit to co uz mame.

Jinak ja jsem pro to co chce delat Mikes. Ta cesta by se mela vyuzit. To 
spojeni obrazku so superobrazku neni spatne. Ale urcite udelejte i par 
mensich at se s tim da pekne delat.

Ja zkusim asi udelat specialni program na kresleni. Ten Eagle by asi sel 
pres XML take pouzit ale ma jeden problem a to ze nezna "schod" o 45 
stupnu dolu/nahoru. On umi jen via. To sice neni uplne kriticky problem 
ale kopie obrazku co by delal by byla trosku jina.

Zatim pouzivam Eagle tak, ze jsem si tam nakreslil 4 tranzistory a 
udelat ty dve spojky. Pak to rucne dokresluji tuskou. Jde to docela rychle.

Radek

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

uPD65040 ma dle datasheetu 152 radek a 27 sloupcu. Vasek spravne 
upozornil ze japonci nerozlisuji radky a sloupce a tak je tato informace 
logicky prehozena. V jedne rade vedle sebe je 152 bunek. Protoze na 
jednom obrazku co jsem zpracovaval je 2x16 bunek, tak takovych obrazku 
je celkem 10x14=140. V mezere mezi bunky je presne 16 linek. Takze 
orientacne asi vim kolik radek a sloupcu bude potreba. Bunka je siroka 
presne 4 linky a vysoka 16 linek.

Osobne budu cislovat rastr zleva do prava jako to dela napr. Eagle.

Mikesi jsem pro to aby ty jsi zkusil Magic, pripadne Eagle. Uunek zkusi 
Excel - mozna to vypada smesne ale myslenku to ma a je dobry programator 
a tak to ma smysl. Ja premyslim o Eaglu - to ma sanci ze to neni slepa 
cesta tak 30% ale naopak by to bylo pro zacatek super vyukovy material 
pro ostatni co nemaji cas to kreslit rukou a zajima je jak to funguje. 
Ten graficky program o kterym premyslim by nebyl zadny zazrak ale mel by 
prave to co jiste nema ani Magic a to postupnou konverzi k VHDL plus 
exporty treba do Eaglu 7.0 (XML). Take o tom premyslim uz proto aby bylo 
realne aby soucasne pet lidi delalo na projektu a byla moznost spojit 
data. To vidim jako nejdulezitejsi vec. V tomto projektu je potreba jak 
se ted rika kolaborovat (ve vyznamu spolupracovat) :-) . Vzajemne se 
take musime oponovat.

Dam priklad, dnes uz vim ze jedna konkretni bunka dela invertor. Takze 
ji muzu predelat do VHDL a nechat zobrazovat jen dva body na obrazovce a 
to vstup a vystup. Takto postupne budou "mizet" spoje a bunky, jak se 
bude "desifrovat" zapojeni. Zbytek na obrazovce bude prehlednejsi. Vse 
se da delat na vice urovnich jako moduly ve VHDL. Takze treba 10 bitovy 
adder bude udelan asi z 2x4bitoveho + 2x1bit - a jako celek to bude 
jeden modul. A najednou nam zmizi 68+14=82 bunek.

Protoze komunikujeme verejne tak jestli projekt usne, tak nemel ted 
pravo na zivot. Klidne ale nekdo za par let muze pokracovat kde se to 
zastavi. Ja jsem optimista a zatim nevidim problem co by nesel resit.

Radek
p.s. v 1c invertor FO8 + null FO8 (F101) je chyba, spravne je
1c invertor FO8 + null (F101)
"nic" nemuze mit zadny FO

Dne 17.11.2016 v 20:23 Michal Medek napsal(a):

> Aha, tak vidim, ze uz jsi to zrevidoval. Tak ja se na to podivam. To s 
> tim Eaglem ma taky napadlo, ale cim vic o tom premyslim, tim vic se mi 
> to nelibi, porad me napadaji nejake 'ale'. Zacit psat nejaky editor se 
> mi taky moc nezda. Obavam se, ze to po nejake dobe vychladne a bude 
> hrozit, ze to umre.
> Me se docela libi ten Magic - "Magic, the VLSI layout editor, 
> extraction, and DRC tool. " Ale je to docela kanon, tak nevim, jestli 
> se to budeme schopni naucit.
>
> Mikes
>

Michale nekoukal jsi na to co jsem poslal? Souhlasi to?

Jinak uz se tesim jak budeme lokalizovat napr. toto:
https://www.google.com/imgres?imgurl=http%3A%2F%2Flad.dsc.ufcg.edu.br%2Fepfl%2FFigure-3.14.gif&imgrefurl=http%3A%2F%2Flad.dsc.ufcg.edu.br%2Fepfl%2Fch03.html&docid=ZgFoH_q2LNbZfM&tbnid=6xHisbvbZAbXfM%3A&vet=1&w=814&h=488&bih=672&biw=1280&ved=0ahUKEwistoP-47LQAhWCBywKHdesC5MQMwgdKAAwAA&iact=mrc&uact=8

Koukal jsem na ten neslozitejsi obrazek a jde videt ze autorouter se 
snazi vyhnout tem ctyrem vyvodum gate tranzistorum uprosted bunky.

na obrazku:
https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipNI-Ongx9WMdU67hhKqNXzNnSpX5JiDM9Toi9HB?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
je v prave casti na vsech 5 radcich bunek minimalne 14 bunek stejnych, 
ale asi se muze rici, ze se to cele opakuje az do konce obrazku.  Vsimne 
te si, ze do rady bunek neni privedeno GND a VCC, takze to bude 
komplexnejsi clen.

Na leve casti jsou u konce kde jsou ty dva svisle sirke spoje videt 
nejake bunky co nic nedelaji - asi je to zarovnani, protoze se tam nic 
hodnotneho nedalo dat.

Uplne vlevo dole jsou ctyri radky o cca 5 bunkach co se take opakuji.

Takze mame mozna stesti ze logicke cleny maji vzdy stejne poradi bunek a 
stejne vnitrni zapojeni. To by hodne pomohlo.

Dalsi postrech mam, ze tam kde horizontalni linka meni smer na kolmou 
asi konci nejaky komplexnejsi clen a zacina dalsi.

Radek

Ahoj kluci,

dnes se tu u mne zastavil Vasek, tak jsme trosicku splkli i o tom co je 
videt na tech fotkach z GDG.

Kdyz nad tim premyslim, tak nevim, zda je funkcni cesta v hledani 
komplexnich entit. Mnohem podstatnejsi je podle mne to, aby se 
zanalyzoval a zaznamenal routing jako takovy. Z nej by se snad melo dat 
nejakou automatickou cestou uhodnout typ P, N tranzistoru a v tu chvili 
uz jsme schopni udelat i nejaky VHDL, ktery je presnym obrazem GDG. 
Prusvih je v tom, ze zrejme nekdy muze byt spodni - dejme tomu nulta 
vrstva soucastek pripojena k ceste v prvni vrstve, nicmene toto 
pripojeni nemusi byt videt, protoze nad ni se muze nachazet trasa v 
druhe vrstve.

Michal

Ahoj Michale

Nepotrebujes hadat tranzistory. Ty jsou jasne.  Podivej se na 
https://en.wikipedia.org/wiki/CMOS na obrazek "NAND gate in CMOS logic". 
U nas v bunce jsou ty dva co maji krouzek nahore a ty dva bez krouzku 
jsou dole. Dva stejneho typu jsou vzdy spojene. Proto ma bunka jen 10 
vyvodu. Dva vyvody jsou pro dva tranzistory spolecne.

Myslim ze by nekdo kdo ma trosku casu mel projit tech 32 bunek co jsem 
popsal a zkontrolovat co jsem zjistil. Nemusi to byt zadny specialista. 
Staci kdyz da do googlu "nand gate cmos circuit" nebo podobny text a 
hned ma zapojeni bunky.

Berme to tak, ze cip ma 4200 bunek a jak jsem oznacil 32 z nich. Takze 
je to 1/128 cipu. Rozhodne to nebylo nejak super slozite. Po urcite dobe 
to jde samo, i Mikes psal ze mu to jde lepe a lepe.

Urcite tam bude 3x10bitu full adder. A jeden bit ma 7 bunek. To znamena 
30 shluku bunek o 7 bunkach, celkem 210 bunek. To je 1/20 cipu. To tam 
urcite pujde videt.

----------------------------

Jinak vsichni jsme pro to aby byl popsan uplny routing. Jako zaklad 
potrebujeme fotky do Vaska. Co vim tak on ma specialistu, ktery je umi 
spojit a pripadne analyzovat. Neco podobneho umi kamarad Mikese. Take 
Martin ma zname co umi pokrocile pracovat s obrazky. Takze tri nezavisle 
lide budou zpracovavat surove data.

Je mozne ze dostaneme seznam co kam vede. Bohuzel ale vidim, ze i ja 
jako clovek mam problemy presne identifikovat co kam vede a tak s 
prominutim neverim ze nejaky sw to zpracuje 100% bezchybne. Byl bych rad 
ale budme realisti.

Radek

Dne 19.11.2016 v 19:52 Michal Hucik - ORDOZ napsal(a):

> Ahoj kluci,
>
> dnes se tu u mne zastavil Vasek, tak jsme trosicku splkli i o tom co je
> videt na tech fotkach z GDG.
>
> Kdyz nad tim premyslim, tak nevim, zda je funkcni cesta v hledani
> komplexnich entit. Mnohem podstatnejsi je podle mne to, aby se
> zanalyzoval a zaznamenal routing jako takovy. Z nej by se snad melo dat
> nejakou automatickou cestou uhodnout typ P, N tranzistoru a v tu chvili
> uz jsme schopni udelat i nejaky VHDL, ktery je presnym obrazem GDG.
> Prusvih je v tom, ze zrejme nekdy muze byt spodni - dejme tomu nulta
> vrstva soucastek pripojena k ceste v prvni vrstve, nicmene toto
> pripojeni nemusi byt videt, protoze nad ni se muze nachazet trasa v
> druhe vrstve.
>
> Michal
>
> _______________________________________________
> SharpMZ mailing list
> SharpMZmail.ordoz.com
> http://mail.ordoz.com/mailman/listinfo/sharpmz
>
>

Ahoj Vasku

Chci se optat zda nebudou v blizke budoucnosti nejake nove fotky? Uz se 
s Mikesem tesime.

Radek

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

Heh ... jsme to meli poslat rovnou Cinanum - bylo by to hned a rovnou by 
nam vyrobili libovolny pocet kopii :))

Dne 16.1.2017 v 9:18 Vaclav Peroutka napsal(a):

> Ahoj,
> Tak GDG si celkem pocestovalo, odpověděli z Keyence, viz níže.
>
> Vašek
>
> Subject: Re: Prezentace digitálního mikroskopu VHX 5000
>
> Dobrý den,
>
> Děkuji za připomenutí. Vzorek jsme nafotili a zavolám kolegům do 
> Belgie at mi ho zašlou zpět i s analýzou.
>

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz

Celé vlákno · 45 zpráv

Přílohy