Ahojte vsichni,
samozrejme jsem rad ze Vasek nechal udelat dalsi foto. Jsem v
kontaktu s Mikesem21. Co se tyce potreb pro prekresleni chipu tak
mam stejne potreby jako on. A protoze on primo hovoril s Vaskem, tak
se ted vi co je potreba udelat. Oba chceme casem otevrit obe cesty
jak udelat prekresleni. Mikes chce jit cestou programu Magic a
vyuzit simulaci uvnitr programu. Urcite je to dobra cesta. Ja chci
jit cestou specialniho programu jak jsem uz psal minuly rok.
Jinak jsem si dal za ukol vytezit co nejvice informaci ze soucasneho
obrazku. Uz ted vidim uvnitr struktury co se opakuji. Napr. v prave
tretine spise nahore je videt shluk 7 bunkovych struktur pod sebou.
Je velmi pravdepodobne ze to budou zakladni citace. Zajimave je ze
AD0 az ADF jenz ma byt jen vstupni pin vypada ze je obousmerny?
Mozna je to nejaky vystup pri kontrole chipu. Uvidime co casem
zjistime.
Jinak mam uz asi presne identifikovane vyvody. Ted se bavim o
poslednim kompletnim obrazku od Vaska. Vyvod 1 je druhy vyvod zhora
v prave svisle lince. Nad nim je vyvod 2 +5V - nad nim muzete videt
vpravo to pismeno N. Vyvod 3 GND je prvni vyvod uplne vpravo na
horni lince. Pak postupne doleva jdou vyvody 4 AD0, 5 AD1 atd.
Cislovani jde proti smeru hodinovych rucicek. Pozor na GND v leve
svisle lince (uprostred). Jsou tam dva "bondy" na bunky co nic
nedelaji (jsou prazdne) a oba bondy jsou pripajene na jeden vyvod
chipu, tak az to budete pocitat tak at pocitate spravne!
Zajimave je ze treba ten vyvod 1 ma take tri vnitrni privody i
presto ze je to jen Out vystup. Asi v nejakem testovacim rezimu to
dela neco jineho a je to In vstup.
Co se tyce meho programu tak zatim mam v hlavne dve myslenky. Prvni
je, ze cisla spoju 1 az 499 budou vyhrazena pro vyvody. Napr. vyvod
1 CPU bude mit tri cesty. Cislo 1,101,201 budou urceny pro tento
vyvod 1. Jeden bude logicky vstup, dalsi vystup a treti bude urcovat
smer toku dat. U vyvodu kde je jen jeden pin bude jen zakladni
cislo. Napr. vyvod 100 TEMP bude mit cislo jen 100.
Pro spoje asi pouziji cislo 2^32. Reseni popisu spoju pouziji ctyri
pole pro zacatek 880x616 bunek (cisla se asi budou menit). Takze
popis celeho obvodu se vejde do 10MB. Ty pole si predstavte tak, ze
zakladni pole s cislem 0 je vrstva soucastek. Toto pole nepocitam,
protoze je to jen virtualni pole, zde nemuze byt zadny propoj. Nad
nim bude pole 1 az 4. Pole 1 a 3 jsou prokovy. Prokov ve vrstve 1
rika ze je propojene pole 0 a 2. Prokov ve vrstve 3 rika ze je
propojene pole 2 a 4.
V budoucnu asi pridam dalsi pole ktere budou popisovat uz komplexni
cleny. V prvni fazi jen cleny AND a OR ale pozdeji i cele bloky
Full-adder. To umozni nasledne export dat do nejake uzitecne formy.
Idelane do VHDL.
Radek
Dne 12.12.2017 v 13:20 Vaclav Peroutka
napsal(a):
Ahoj všichni,
takže nemožné se stalo skutečností a máme nový lepší obraz GDG.
Uložil jsme ho tady, ale bude lepší, dá-li jej někdo někam
archivně.
https://uloz.to/!ahINPZBLMSv5/gdg-velky-obraz-jpg
Je to 20x zvětšeno a automaticky poskládáno. Kolega zkoušel i
zvětšení 50x, bohužel to hynulo na příliš se opakujícím motivu. Je
to děláno na našem interním zařízení.
Jsem zvědav, jestli se z toho během dlouhých zimních večerů někomu
z vás povede vytěžit nějaké informace.
Vašek
_______________________________________________
SharpMZ mailing list
SharpMZmail.ordoz.com
http://mail.ordoz.com/mailman/listinfo/sharpmz
--Radek Suk
Vedoucí administrátor sítě
SOFTEX NCP, s.r.o., Růžová 1426, 434 01 Most
Web: www.softex.cz, Tel.: 840 77 88 99
