Celé vlákno · 3 zprávy

Jeste jednou jsem to dal na logicky analyzator. Je nejaka chytra hlava co se na 
to jukne?

1) Test cteni z RAM
V paticich nejsou EPROMky, RAMky (krome D0) a 8255. PC4 a PC5 jsou uzemene.
Cyklus bez wait stavu je podle me OK.
http://www.8bit.8u.cz/Files/pmd/read-no-wait.png
V cyklu s wait stavem je jedno nepredvidatelne cteni z pameti - to ale asi
nevadi
http://www.8bit.8u.cz/Files/pmd/read-wait.png

2) Test zapisu
V paticich nejsou EPROMky, RAMky a 8255. DBUS ma odpory na Vcc (instrukce RST7).
PC4 a PC5 jsou uzemene.
Cyklus bez wait stavu je podle me OK.
http://www.8bit.8u.cz/Files/pmd/write-no-wait.png
V cyklus s wait stavem je jeden chybny pokus o zapis, ktery se asi provede.
http://www.8bit.8u.cz/Files/pmd/write-wait.png

Ahoj.

Nedovolím si to nejako hodnotiť, pretože nechcem kecať somariny.

Prikladám ale scany časových diagramov z 3. dielu príručku k PMD 85, možno
to k niečomu pomôže.

Pripomínam tiež, že v jednotlivých verziách PMD 85 sa mierne líšilo 
zapojenie okolo posuvného registra 74164, ktoré vytvára jednotlivé riadiace 
signály. Takže pripojené diagramy nemusia úplne súhlasiť s tým, ako to je
 v 
PMD 85-2(A). Ale pripúšťam, že postupnosť tých signálov by mala byť +/- rovnaká, či veľmi podobná, inak by to zrejme nefungovalo...

Prípadne tiež odporúčam pozrieť knihu "Identifikácia porúch PMD 85"
http://pmd85.borik.net/?action=download&did=54
Tá síce tiež vychádza z "pôvodného" PMD 85(-1), ale dá sa tam nájsť
 veľa 
zaujímavého.

Roman


-----Pôvodná správa----- 

From: David Luftner (pmd85pandora.cz)
Sent: Friday, February 22, 2013 8:23 PM
To: Konference "PMD 85"
Subject: Casovani DRAM


Jeste jednou jsem to dal na logicky analyzator. Je nejaka chytra hlava co se 
na to jukne?

1) Test cteni z RAM
V paticich nejsou EPROMky, RAMky (krome D0) a 8255. PC4 a PC5 jsou uzemene.
Cyklus bez wait stavu je podle me OK.
http://www.8bit.8u.cz/Files/pmd/read-no-wait.png
V cyklu s wait stavem je jedno nepredvidatelne cteni z pameti - to ale asi 
nevadi
http://www.8bit.8u.cz/Files/pmd/read-wait.png

2) Test zapisu
V paticich nejsou EPROMky, RAMky a 8255. DBUS ma odpory na Vcc (instrukce 
RST7). PC4 a PC5 jsou uzemene.
Cyklus bez wait stavu je podle me OK.
http://www.8bit.8u.cz/Files/pmd/write-no-wait.png
V cyklus s wait stavem je jeden chybny pokus o zapis, ktery se asi provede.
http://www.8bit.8u.cz/Files/pmd/write-wait.png

---
Pobyty na horách se slevou
http://raketa.cz/slevy/pobyty/hory/ 

Ty grafy jsou idealni stav. Na zadnem neni wait stav. Procesor cte ve druhem
 taktu a zapisuje ve tretim. Pokud je v tom prislusnem naplanovany takt pro
video generuje 7474 a 7486 ve druhem taktu zpozdeni procesoru o jeden takt. Co
jsem vysledoval, problem je prave pri zpozdeni, protoze signaly -MR a -MW
nabihaji jeste pred tim video taktem a logika generuje -cas, ktery by tam byt
nemel.

>Prikladám ale scany časových diagramov z 3. dielu príručku k PMD 85,
možno
>to k niečomu pomôže.
>Roman