Jeste jednou jsem to dal na logicky analyzator. Je nejaka chytra hlava co se na
to jukne?
1) Test cteni z RAM
V paticich nejsou EPROMky, RAMky (krome D0) a 8255. PC4 a PC5 jsou uzemene.
Cyklus bez wait stavu je podle me OK.
http://www.8bit.8u.cz/Files/pmd/read-no-wait.png
V cyklu s wait stavem je jedno nepredvidatelne cteni z pameti - to ale asi
nevadi
http://www.8bit.8u.cz/Files/pmd/read-wait.png
2) Test zapisu
V paticich nejsou EPROMky, RAMky a 8255. DBUS ma odpory na Vcc (instrukce RST7).
PC4 a PC5 jsou uzemene.
Cyklus bez wait stavu je podle me OK.
http://www.8bit.8u.cz/Files/pmd/write-no-wait.png
V cyklus s wait stavem je jeden chybny pokus o zapis, ktery se asi provede.
http://www.8bit.8u.cz/Files/pmd/write-wait.png
