Původní podoba příspěvku
Surová data tak, jak byla v roce 2013 stažena z Pandory (HTML zdroj bez úprav, osobní e-mailové adresy jsou maskované).
<pre> uPD65040 ma dle datasheetu 152 radek a 27 sloupcu. Vasek spravne upozornil ze japonci nerozlisuji radky a sloupce a tak je tato informace logicky prehozena. V jedne rade vedle sebe je 152 bunek. Protoze na jednom obrazku co jsem zpracovaval je 2x16 bunek, tak takovych obrazku je celkem 10x14=140. V mezere mezi bunky je presne 16 linek. Takze orientacne asi vim kolik radek a sloupcu bude potreba. Bunka je siroka presne 4 linky a vysoka 16 linek. Osobne budu cislovat rastr zleva do prava jako to dela napr. Eagle. Mikesi jsem pro to aby ty jsi zkusil Magic, pripadne Eagle. Uunek zkusi Excel - mozna to vypada smesne ale myslenku to ma a je dobry programator a tak to ma smysl. Ja premyslim o Eaglu - to ma sanci ze to neni slepa cesta tak 30% ale naopak by to bylo pro zacatek super vyukovy material pro ostatni co nemaji cas to kreslit rukou a zajima je jak to funguje. Ten graficky program o kterym premyslim by nebyl zadny zazrak ale mel by prave to co jiste nema ani Magic a to postupnou konverzi k VHDL plus exporty treba do Eaglu 7.0 (XML). Take o tom premyslim uz proto aby bylo realne aby soucasne pet lidi delalo na projektu a byla moznost spojit data. To vidim jako nejdulezitejsi vec. V tomto projektu je potreba jak se ted rika kolaborovat (ve vyznamu spolupracovat) :-) . Vzajemne se take musime oponovat. Dam priklad, dnes uz vim ze jedna konkretni bunka dela invertor. Takze ji muzu predelat do VHDL a nechat zobrazovat jen dva body na obrazovce a to vstup a vystup. Takto postupne budou "mizet" spoje a bunky, jak se bude "desifrovat" zapojeni. Zbytek na obrazovce bude prehlednejsi. Vse se da delat na vice urovnich jako moduly ve VHDL. Takze treba 10 bitovy adder bude udelan asi z 2x4bitoveho + 2x1bit - a jako celek to bude jeden modul. A najednou nam zmizi 68+14=82 bunek. Protoze komunikujeme verejne tak jestli projekt usne, tak nemel ted pravo na zivot. Klidne ale nekdo za par let muze pokracovat kde se to zastavi. Ja jsem optimista a zatim nevidim problem co by nesel resit. Radek p.s. v 1c invertor FO8 + null FO8 (F101) je chyba, spravne je 1c invertor FO8 + null (F101) "nic" nemuze mit zadny FO Dne 17.11.2016 v 20:23 Michal Medek napsal(a): > Aha, tak vidim, ze uz jsi to zrevidoval. Tak ja se na to podivam. To s > tim Eaglem ma taky napadlo, ale cim vic o tom premyslim, tim vic se mi > to nelibi, porad me napadaji nejake 'ale'. Zacit psat nejaky editor se > mi taky moc nezda. Obavam se, ze to po nejake dobe vychladne a bude > hrozit, ze to umre. > Me se docela libi ten Magic - "Magic, the VLSI layout editor, > extraction, and DRC tool. " Ale je to docela kanon, tak nevim, jestli > se to budeme schopni naucit. > > Mikes > </pre>