Původní podoba příspěvku

Surová data tak, jak byla v roce 2013 stažena z Pandory (HTML zdroj bez úprav, osobní e-mailové adresy jsou maskované).

<pre>
Ahoj Mikesi

Podivej se na dokument z80cpu_um.pdf z Internetu na stranu 13. Puvodni 
zapojeni jen s inventorem dela to ze ramka je refresovana jak v T1+T2 
tak  v T3+T4 a to neni uplne idealni. Ne ze by to bylo spatne ale 
zbytecne to zvysuje spotrebu. Spravne se ma skryta refres delat jen v 
T3+T4 v M1 cyklu. Proto ta uprava dela jen to ze v T1+T2 kdyz je M1 v 
log0 se blokuje vytvoreni signalu /ras.

Hradlo zapojene jako dvouvstupova negace nebo logicky clen muze mit jine 
zpozdeni a tak je mozne ze jsi na nejake casove hrane a proto to to v 
jednom pripade funguje a v druhem ne.

Mikesi dal jsi na IC5B/6 kondenzator cca 470pF ? Zde byl vetsinou 
problem kdyz PEZIK nesel.

Radek


Dne 24.8.2014 20:00, Michal Medek napsal(a):
&gt; Ahojte,
&gt; chtel jsem se jeste vratit ke stavbe ramdisku od Pezika. Podarilo se 
&gt; mi ho zprovoznit, ale chvili jsem &quot;drhnul&quot; na jedne veci: porad mi to 
&gt; nefungovalo, az do chvile, nez jsem porovnal puvodni schema a nove 
&gt; schema. Tam jsem prisel na rozdil (Radek to pise i v poznamkach) v 
&gt; zapojeni vstupu IC5D(13). V puvodnim zapojeni je to spolecny vstup 
&gt; jako invertor, ale v tom novem je propojeny na M1\. Priznam se, ze mi 
&gt; uslo, proc to tak je. Jenze v novem zapojeni mi to nefunguje. Pouzivam 
&gt; pameti Siemens HYB41256-12, ale to by snad nemelo mit vliv.
&gt; Ja to pripominam spise proto, aby, jestli je to chybka, se na to 
&gt; nezapomnelo. Po nejake dobe by si na to nikdo nemusel vzpomenout. 
&gt; Popripade; nemel s tim nekdo problem?
&gt;
&gt; Mikes
&gt;


</pre>