Původní podoba příspěvku
Surová data tak, jak byla v roce 2013 stažena z Pandory (HTML zdroj bez úprav, osobní e-mailové adresy jsou maskované).
<!--------------------------------------------------------------> <!--------------------------------------------------------------> <table width="100%"><tr><td align="left" valign="middle"></td><td align=right valign="middle"></td></tr></table><BR> <div><br/> <br/> Ahoj, <br/> <br/> v tom VHDL mam sice uvedeno v poznamce, ze staci dekodovat jen ED a pak M1 + RD, nicmene v kodu testuju vzdy na zacatku instrukce zda je na datove sbernici ED, pak zda je tam v nasledujicim instrukcnim taktu 4D ... je tam na to dvou bitovy flag registr "s_RETI" a ten se vynuluje vzdy, kdyz se pri instrukcnim cyklu objevi na sbernici neco jineho.<br/> <br/> Co se tyka status portu, tak mam pocit, ze ten snad neni v zadne oficialni dokumentaci nijak seriozne popsany. Ja generuju TEMPO jako 38 Hz (netusim jak jsem k tomu dospel, zrejme jsem to tak u sebe nameril).<br/> <br/> Pokud by jsi chtel, tak tady mam zmerene i hodnoty vetsiny signalu pro NTSC normu. K tomu je potreba na Sharpu prerusit propojku NTPL u GDG... Z80 pak jede o neco rychleji, nez v PALu.<br/> <br/> Michal<br/> <br/> <br/> Dne 24.5.2013 21:48, Bohumil Nováček (<a href="mailto:sharpemu@pandora.cz">sharpemu@pandora.cz</a>) napsal(a):<br/> </div> <p>Gratuluju k pokrokum.<br/> <br/> Tak jsem otestoval tu reakci na RETI na skutecnem Sharpovi.<br/> A opravdu to musi byt instrukce RETI (ED 4D).<br/> Nestaci NEG (ED 44) ani za sebou NEG a LD C,L (ED 44 4D)<br/> dokonce ani SET 5,L a LD C,L (CB ED 4D). Ono to PIO opravdu<br/> nepotrebuje kontrolovat, ze ten druhy operand je 4D, staci podminka,<br/> ze je to M1 cyklus. RETI je totiz asi jedina dvoubajtova instrukce,<br/> ktera ma dva M1 cykly.<br/> <br/> Do toho VHDLka moc nevidim, ale tohle se mi tam nezda podchycene<br/> (asi to ale nema vliv na chodivost programu), kontroluje se tam pritomnost<br/> ED a 4D dat v M1 cyklech po sobe, ale pokud je mezi nimi nejaky jiny cyklus,<br/> tak se detekce nevrati na zacatek, takze by to pravdepodobne posloupnost<br/> instrukci NEG a LD C,L (ED 44 4D) nebo jakoukoliv ED XX 4D vzalo jako RETI<br/> (pokud se spravne generuje signal M1).<br/> <br/> A bohuzel ja si hraju s emulatorem v ARMu, takze to neni az tak jednoduse<br/> prenositelne do VHDL, tak se potyk! am zas s uplne jinymi problemy. Vzal<br/> jsem kod ktery jsem psal uz drive pro LPC1768 jako jednoduchy emulator<br/> (na Flappyho byl dobrej), pridal to ke kodu unikarty, zahodil nozicky smerem<br/> k Sharpovi, takze jich ted bohate staci 64 misto 100 a vylepsil rychlost grafiky<br/> (na ukor rychlosti cteni SD karty). Jeste to ma mouchy, ale je to na dobre<br/> ceste, pocitam ze behem par dni k tomu neco napisu a hodim na web<br/> podklady pro hracicky :-)<br/> <br/> No jeste me napadla jedna vec s rychlosti programu, casto si synchronizaci<br/> krom preruseni program jeste upravuje cekanim na hodnoty z IO portu CEh.<br/> Nikde jsem to nenasel, dle mych mereni jsou tam tyto hodnoty:<br/> <br/> bit7 HBLNK<br/> bit6 VBLNK<br/> bit5 HSYNC<br/> bit4 VSYNC<br/> bit3 a 2 = 0<br/> bit1 Switch1 0=ON, 1=OFF<br/> bit0 TEMPO<br/> <br/> VSYNC je na 25 videoradku v 0 jinak zbytek snimku na 1<br/> VBLNK je v 0 o 42 radku pred a 45 radku po VSYNC dele<br/> HSYNC na 41,6 taktu procesoru je ! v 0, zbytek vidoradku v 1<br/> HBLNK je v 0 o 30,4 taktu pred a 27,2 taktu po HSYNC dele <br/> TEMPO cca 34Hz strida blizko 1:1<br/> Doba jednoho videoradku je 227,2 taktu procesoru, aktivni jsou radky (200 radku)<br/> v dobe, kdy je VBLNK v 1, celkem je 312 radku na stranku, plati pro PAL<br/> nastaveni GDG.<br/> <br/> Jinak WD2791 se mi hodi, kdyz uz na nej mam i desku, jeste se ozvu,<br/> moc diky.<br/> <br/> Zatim<br/> Bohous<br/> <br/> </p> <p>---------- Původní zpráva ----------<br/> Od: Michal Hučík (<a href="mailto:sharpemu@pandora.cz">sharpemu@pandora.cz</a>) <a href="mailto:ordoz@[doména skryta]"><ordoz@[doména skryta]></a><br/> Datum: 24. 5. 2013<br/> Předmět: Re: Soutez</p> <br/> Tak tedy ... Vyhrabal jsem cca po roce Nexys2 (FPGA) a po skoro <br/> celodennim trapeni s tim, ze mi zadny z tech modelu Sharpa (a ze jsem <br/> jich mel doma ruzne na vsech discich snad 30 verzi :) nechtel nabehnout, <br/> jsem se dobral k tomu, ze mi ve Flashce chybi ROM :) Nyni uz jedu!<br/> <br/> Mam nakonfigurovany 1MB ramdisk, nicmene Bohousovo demo je u mne v ramci <br/> tohoto omezeni OK. Mel ! jsem akorat pocit, ze je mezi animacnimi snimky <br/> trochu delsi pauza, takze oko vnima jejich prekresleni jako cuknuti, ale <br/> nevidel jsem jeste jak to vypada na Sharpu, tak to lze tezko soudit.<br/> <br/> Co se tyka Tetris2, tak u mne na FPGA se to nezakousne hned pos <br/> spusteni, jako u Zdenka (muj PIO reaguje jen na RETI, viz vhdl, ktery <br/> jsem dal na web ... zrejme jsem na to RETI prisel uz pred 2 rokama, ale <br/> zapomnel jsem na to :) ).<br/> <br/> Zobrazi se tedy napis Tetris2 s modrym obdelnikem dole a dokola hraje <br/> hudba. Az kdyz stisknu klavesu, tak se cela obrazovka prekresli. Zobrazi <br/> menu hry - ovsem v nem uz jsou graficke defekty a hra je jakasi <br/> vykolejena ... Takze tady prave asi prichazi ten interrupt navic, o <br/> kterem jsem psal... Uvidime, jak to dopadne u Zdenka, az si opravi PIO.<br/> <br/> Bohousi, pokud ses dival na ten muj VHDL k PIO, netrklo te tam nahodou <br/> neco, co treba ve sve emulaci delas jinak, nez ja? Ve svem emulatoru <br/> pouzivam uprave! ny kod T80, ktery vubec neobsahuje IFF registry, ktere <br/> jsem si musel napsat sam a je mozne, ze to podivuhodne chovani je <br/> zpusobene i tam.<br/> <br/> Kazdopadne pokud ti ten Tetris2 ve tve emulaci bez problemu funguje, tak <br/> se zrejme stavas VITEZEM mnou vyhlasene souteze uz ted :) Pokud mas tedy <br/> o ten WD2791 zajem, tak mi posli adresu kam ho mam vyexpedovat.<br/> <br/> Michal<br/> <br/> <br/> ---<br/> Pobyty na horách se slevou<br/> <a href="http://raketa.cz/slevy/pobyty/hory/">http://raketa.cz/slevy/pobyty/hory/</a> <p><br/> ---<br/> <a href="http://raketa.cz/slevy/pobyty/hory/">Pobyty na horách se slevou</a> </p> <br/>