Původní podoba příspěvku

Surová data tak, jak byla v roce 2013 stažena z Pandory (HTML zdroj bez úprav, osobní e-mailové adresy jsou maskované).

<!-------------------------------------------------------------->
<table width="100%"><tr><td align="left" valign="middle"></td><td align=right valign="middle"></td></tr></table><BR><pre>Ahoj v novem roce,

abych udelal pritrz spekulacim - i z me strany - jen tak pro zajimavost jsem
<img src="BODY_IMAGES_WRAP_GIF"> zkusil spustit syntezu T80 (coz je Z80 ve VHDL) pro FPGA od Xilinx, Altera,
<img src="BODY_IMAGES_WRAP_GIF">Lattice. Zdrojak jsem vzal z nejake verze 1chipMSX na googlecode. Podotykam, ze 
<img src="BODY_IMAGES_WRAP_GIF">jsem nezkousel, jestli je synteza spravne, navrh jsem nesimuloval.

Cilove obvody byly tyto:
Xilinx XC3S400A - ten je na Avnet desce, kterou ma David, Michal nebo ja ( a
<img src="BODY_IMAGES_WRAP_GIF">mozna nekdo dalsi tady)
Altera EP1C6 - ktera je v T-Rexu a kde bezi MSX
Lattice LFE2-6E - coz je jedno z nejlevnejsich FPGA od tohoto vyrobce

Selected Device : 3s400aft256-5 
 Number of Slices:                     1024  out of   3584    28%  
 Number of Slice Flip Flops:            236  out of   7168     3%  
 Number of 4 input LUTs:               1987  out of   7168    27%  
    Number used as logic:              1923
    Number used as RAMs:                 64

Target Device:  LFE2-6ETQFP144
Target Speed:   5
Mapper:  ep5a00,  version:  ispLever_v72_SP2_Build (23)
   Number of registers:    331
      PFU registers:    299
      PIO registers:    32
   Number of SLICEs:          1144 out of  3024 (38%)
      SLICEs(logic/ROM):      1108 out of  2457 (45%)
      SLICEs(logic/ROM/RAM):    36 out of   567 (6%)
          As RAM:           36 out of   567 (6%)
          As Logic/ROM:      0 out of   567 (0%)
   Number of logic LUT4s:     1808
   Number of distributed RAM:  36 (72 LUT4s)
   Number of ripple logic:     48 (96 LUT4s)
   Number of shift registers:   0
   Total number of LUT4s:     1976

; Quartus II Version    ; 9.1 Build 222 10/21/2009 SJ Web Edition ;
; Top-level Entity Name ; T80a                                    ;
; Family                ; Cyclone                                 ;
; Device                ; EP1C6T144C6                             ;
; Total logic elements  ; 2,281 / 5,980 ( 38 % )                  ;

Co se tyce velikosti logiky, prekvapil mne temer shodny pocet LUT u Xilinxe a
<img src="BODY_IMAGES_WRAP_GIF">Lattice. Logicky prvek Altery asi nema takove vlastnosti jako u ostatnich dvou
<img src="BODY_IMAGES_WRAP_GIF">vyrobcu, zase jich obvod obsahuje vice.

Vysledky zabraneho mista na FPGA vychazeji velmi podobne, do Xilinxe se toho
<img src="BODY_IMAGES_WRAP_GIF">vejde o neco vice, jak se zda. Otazkou je, nakolik muze byt tento vzorek
<img src="BODY_IMAGES_WRAP_GIF">(samotne Z80) reprezentativni. Ale pro prvotni nastrel je to asi dostatecne.

Do Xilinxe SC3S50 se jadro Z80 ani neveslo - pokud by to nekdo zkousel.

Vasek
</pre>