Přejít na obsah
ARCHIVEKArchiv e-mailových konferencí o 8bitových počítačích Archiv Pandory 1999 až 2013

Zpět na zprávu

Celé vlákno · 2 zprávy

Připomínky k připomínkám

Petr Žydek SHARP MZ-800

-2 kusy pamětí 1Mx4 připájené nad soklík
 DIP18 jsem vyrobil jako zkušebního
 králíka poté, co mi nefungovaly tytéž
 paměti na SIMMu (moje redukce SIMM 30 pin
 to 2 soklíky DIP18 mi nefungovala,
 zřejmě kvůli kabelovému salátu, viz fota)
 tytéž čipy "přímo vložené" místo pamětí
 4464 prošly 72 hod. zahořovacím testem
-konečný cíl je samozřejmě jádro Müllera
 plus čtyři patice SIMM (sázím boty minimálně
 za funkčnost modulů 256KB a 1MB)
-paritní IC je nutné odtranit, při všech
 čtyřech osazených paticích se počet IC
 redukuje z dvanácti na osm (menší spotřeba),
 taky se bojím přetížení, RAS\' např. vede
 do všech čipů a ono uživit jedním
 výstupem PROMky dvanáct vstupů, to zavání
 nestabilitou
-uvolněný 28. pin SIMMu (CAS\' parity) jsem
 vybral jako sídlo pro signál OE\' (tento musí
 být na Sharp SIMMech bezpodmínečně připojen -
 pohleďte na analogii s paměťmi v Müllerovi),
 PCčkový SIMM má čipy s OE\'=GND, což nepochopím,
 takto vlastně vycházela data ze všech SIMMů
 jednoho banku (4 osazené patice na 386ce)
 zároveň a musel zde být nějaký selektor, pokud
 bylo osazeno všech osm SIMMů najednou, jinak
 by se to tlouklo
-úprava SIMMu pro použití v Sharpovi:
 odstranit paritní IC, přerušit spojení mezi
 OE\' a GND (u obou zbylých čipů), oba volné
 piny přivést na SIMM pin č. 28
 (možno vybrat i jiný, ale u testovacího SIMMu
 se mi to zdálo nejpraktičtější)
 vše je ve fotech
-nejsem si jist přeoperováním modulů 4MB, pokud
 mají dva IC 2Mx8, např. HY5117800; ale u těch
 co mají brouky 4Mx4, to snad půjde (pokud
 to půjde "urefreshovat" za příslušný čas)

-pospíchej pomalu

Petr de Zviqov

Re: Připomínky k připomínkám

David Luftner SHARP MZ-800

Navrhuji pro

OE(dram) = trvale LOW a REFRESH s kazdym signalem MREQ

upravit prom, eprom nebo GAL (zjednoduseno jen pro casovani)

Vstupy:

RD_SEL = cteni zapis RD

IORQ = signal sbernice

MREQ = signal sbernice

BUSF = signal sbernice

XA22 = adresa 23bit

XA23 = adresa 24bit

RASIN = zpetna vazba zapojeni vystupu na vstup

MUXIN = zpetna vazba zapojeni vystupu po pruchodu MUX na vstup

Vystupy:

RAS, CAS0, CAS1, CAS2, CAS3 - ridici signaly DRAM

MUX - prepnuti MUX

Funkce jsou napsany pro prehlednost v kladne logice:

MUX = RD_SEL

RAS = IORQ + MREQ & BUSF + MREQ & RASIN

CAS0 = MUXIN & /XA22 & /XA23 + MREQ

CAS1 = MUXIN & XA22 & /XA23 + MREQ

CAS0 = MUXIN & /XA22 & XA23 + MREQ

CAS0 = MUXIN & XA22 & XA23 + MREQ

 

Popis:

Operace s RD operaci IN/OUT:

Kazda V/V operace zpusobi generovani signalu RAS. Pokud nedojde k adresaci ramdisku probehne jen "falesny" refresh. Pokud dorazi i signal RD_SEL vystup MUX prepne multiplexory a vraci se jako MUXIN. Pak uz se vybere podle XA22 a XA23 prislusny signal CAS. Ostatni SIMMy provedou zase jen "falesny" refresh.

Refresh:

Kazdy prichod signalu MREQ zpusobi ze vsechny signaly CAS se aktivuji. Protoze podle pdf k Z80 se tento signal aktivuje jen kdyz jsou hodiny v LOW signal RAS bude zpozden dokud nebudou hodiny neprejdou do HIGH. RAS diky zpetne vazbe zustane aktivni dokud bude trvat signal MREQ. Je otazkou zda je zpetna vazba nutna nebo jestli muze byt signal RAS aktivovan nekolikrat behem REFRESH (v dokumentaci o tom nic neni).

Signal WR:

Pro pameti by mel byt neaktivni behem REFRESH CAS before RAS. Takze jedno hradlo OR. /WR = /WR + /RD_SEL Pri REFRESH jen signalem RAS se neuvazuje tak se nemusi rozdelovat na jednotlive SIMMy.

D.