Původní podoba příspěvku
Surová data tak, jak byla v roce 2013 stažena z Pandory (HTML zdroj bez úprav, osobní e-mailové adresy jsou maskované).
<!--------------------------------------------------------------> <table width="100%"><tr><td align="left" valign="middle"><B>Re: Připomínky k připomínkám:</B></td><td align=right valign="middle"></td></tr></table><BR><p><font>Navrhuji pro</font></p> <p><font>OE(dram) = trvale LOW a REFRESH s kazdym signalem MREQ</font></p> <p>upravit prom, eprom nebo GAL (zjednoduseno jen pro casovani)</p> <p>Vstupy:</p> <p>RD_SEL = cteni zapis RD</p> <p>IORQ = signal sbernice</p> <p>MREQ = signal sbernice</p> <p>BUSF = signal sbernice</p> <p>XA22 = adresa 23bit</p> <p>XA23 = adresa 24bit</p> <p>RASIN = zpetna vazba zapojeni vystupu na vstup</p> <p>MUXIN = zpetna vazba zapojeni vystupu po pruchodu MUX na vstup</p> <p>Vystupy:</p> <p>RAS, CAS0, CAS1, CAS2, CAS3 - ridici signaly DRAM</p> <p>MUX - prepnuti MUX</p> <p>Funkce jsou napsany pro prehlednost v kladne logice:</p> <p>MUX = RD_SEL</p> <p>RAS = IORQ + MREQ & BUSF + MREQ & RASIN</p> <p>CAS0 = MUXIN & /XA22 & /XA23 + MREQ</p> <p>CAS1 = MUXIN & XA22 & /XA23 + MREQ</p> <p>CAS0 = MUXIN & /XA22 & XA23 + MREQ</p> <p>CAS0 = MUXIN & XA22 & XA23 + MREQ</p> <p> </p> <p>Popis:</p> <p>Operace s RD operaci IN/OUT:</p> <p>Kazda V/V operace zpusobi generovani signalu RAS. Pokud nedojde k adresaci ramdisku probehne jen "falesny" refresh. Pokud dorazi i signal RD_SEL vystup MUX prepne multiplexory a vraci se jako MUXIN. Pak uz se vybere podle XA22 a XA23 prislusny signal CAS. Ostatni SIMMy provedou zase jen "falesny" refresh.</p> <p>Refresh:</p> <p>Kazdy prichod signalu MREQ zpusobi ze vsechny signaly CAS se aktivuji. Protoze podle pdf k Z80 se tento signal aktivuje jen kdyz jsou hodiny v LOW signal RAS bude zpozden dokud nebudou hodiny neprejdou do HIGH. RAS diky zpetne vazbe zustane aktivni dokud bude trvat signal MREQ. Je otazkou zda je zpetna vazba nutna nebo jestli muze byt signal RAS aktivovan nekolikrat behem REFRESH (v dokumentaci o tom nic neni).</p> <p>Signal WR:</p> <p>Pro pameti by mel byt neaktivni behem REFRESH CAS before RAS. Takze jedno hradlo OR. /WR = /WR + /RD_SEL Pri REFRESH jen signalem RAS se neuvazuje tak se nemusi rozdelovat na jednotlive SIMMy.</p> <p>D.</p>